| FIG-001 | DiT 模型结构图（kblayout 重绘论文 Fig. 2 left）：Noised Latent→Patchify→DiT Block×N→Layer Norm→Linear and Reshape→Noise/Σ；Timestep t 与 Label y 经 Embed 侧列进 Block。 | Figure |
| FIG-002 | DiT block with adaLN-Zero 结构图（kblayout 重绘论文 Fig. 2 right）：主链 LN→MHA→Scale/Shift→⊕→LN→FF→Scale→⊕；Conditioning→MLP 四条参数线送达各 gate。 | Figure |
第 1 / 1 页